5月25日，华为正式发表“韬（τ）定律”，为半导体与电子系统演进提供全新指导原则。预计到2031年，基于该定律的高端芯片晶体管密度有望达到1.4纳米制程的同等水平。受此消息影响，A股市场芯片产业链午后持续走高，东芯股份、华虹公司、甬矽电子收获“20CM涨停”，中芯国际、盛美上海、拓荆科技、东微半导等10余股涨超10%。
蔻町智能联合创始人、CTO陈秋武告诉记者，在现代信息技术飞速发展的半个多世纪中，半导体产业的繁荣与演进始终围绕着一个被奉为圭臬的底层逻辑——摩尔定律：通过不断缩小晶体管的物理尺寸，集成电路在单位面积内能够容纳更多的计算单元，从而实现芯片性能指数级攀升与单位计算成本持续下降。然而，随着硅基工艺节点向亚纳米时代挺进，这一基于“几何缩微”的单向演进路径正面临严峻的物理极限和经济效益双重挑战。
在此行业背景下，华为在电气电子工程师学会于上海举办的国际电路与系统研讨会上，由公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲，正式推出韬（τ）定律。该定律提出，以“时间（τ）缩微”改写传统“几何缩微”作为半导体产业全新演进核心逻辑，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。
多位受访的行业人士表示，相较于摩尔定律聚焦芯片单一维度的尺寸迭代，韬（τ）定律构建起贯穿器件、电路、芯片到系统层面的多层级协同优化体系。这将强化体系化的能力，而不单是芯片的能力。
“该体系以系统性降低时间常数τ为目标，旨在驱动各层级性能、能效、晶体管密度的持续提升。”何庭波详解：在器件层面，通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；在电路层面，通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；在芯片层面，通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；在系统层面，定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。
全球计算联盟秘书处CTO苗福友对韬（τ）定律的创新价值予以高度认可。他表示，当前模块间通信时延已成为制约高端计算效率的核心因素，传统以半导体硬件资源数量衡量计算性能的标准，早已不能反映产业实际状况。而韬（τ）定律突破传统体系局限，综合架构创新、Chiplet、先进堆叠等多项前沿技术，从通信时延这一维度重构计算性能评价标准，为行业发展提供了全新思路与重要突破方向。
事实上，韬（τ）定律并非纯理论构想，而是经过长期落地验证的成熟技术体系。何庭波在演讲中披露，过去六年，华为基于韬（τ）定律已成功设计和量产381款芯片，广泛覆盖千行百业数字化转型需求。
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